DisplayPort 1.4 RX示例设计在Vivado 2022中时序失败

时序与实现社区未闭环原帖 9 个回答 · 688 次浏览|器件：Vivado 2022.2 / xcku115-flvf1924-2-i、KCU105 (xcku040-ffa1156-2-e)

一句话结论：示例设计时序问题预计2023.1修复，帖中提供的Tcl与策略均未解决

现象

升级到Vivado 2022.2后DisplayPort示例设计无法收敛时序，构建后无法工作

帖中未明确；AMD称示例设计存在问题，计划2023.1修复，但用户反馈提供的Tcl约束仍无法解决

在运行前于控制台执行AMD提供的Tcl命令：set_property strategy {Vivado Implementation Defaults} [get_runs impl_1]
set_property STEPS.PLACE_DESIGN.ARGS.DIRECTIVE ExtraPostPlacementOpt [get_runs impl_1]
set_property STEPS.POST_ROUTE_PHYS_OPT_DESIGN.IS_ENABLED true [get_runs impl_1]
set_property STEPS.POST_ROUTE_PHYS_OPT_DESIGN.ARGS.DIRECTIVE AggressiveExplore [get_runs impl_1]
set_property dataflow_viewer_settings "min_width=16" [current_fileset]
set_property STEPS.PLACE_DESIGN.ARGS.DIRECTIVE Default [get_runs impl_1]
set_property STEPS.POST_ROUTE_PHYS_OPT_DESIGN.ARGS.DIRECTIVE Default [get_runs impl_1]
set_property STEPS.OPT_DESIGN.ARGS.DIRECTIVE ExploreSequentialArea [get_runs impl_1]
尝试至少10种实现策略
为Inter-clock路径添加自定义约束，并将相同约束应用到示例设计

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006CUlHoSAL/video-displayport-14-rx-subsystem-example-design