时序与实现社区未闭环原帖 9 个回答 · 138 次浏览|器件：Vivado Simulator / XSIM（错误码：VRFC 10-2063）
一句话结论：综合后时序仿真以综合网表为被测对象，需检查IP是否被优化
行为仿真正常，综合后时序仿真报模块clk_wiz_50_in未找到
帖中未明确；回答推测仅用于testbench激励模块的IP在综合中被优化
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000o6gY90AI/use-vivado-simulator-for-post-synthesis-timing-s
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：vivado · post-synthesis · timing-simulation · xsim
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