时序与实现社区未闭环原帖 9 个回答 · 221 次浏览|器件：Vivado
一句话结论：1.2ns源于跨时钟域路径的最短沿间隔，并非400MHz时钟周期
时钟升到400MHz后出现意外时序违例，时序报告显示要求为1.2ns而非预期的2.5ns
Path 606显示数据从tx0_ref_clk_in直接跨到clk_out1_pwm_clk_gen，属直接时钟跨域；Vivado默认所有时钟同步，1.2ns为两时钟上升沿最短间隔，且tx0_ref_clk_in频率可能并非400MHz
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000pBDFZ0A4/unexpected-timing-requirement-change-when-increa
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