Zynq PS 配置社区未闭环原帖 4 个回答 · 929 次浏览|器件：Vivado / Zynq7 Processing System
一句话结论：帖中未给出明确结论，仅指出后续实验加入DMA后变为m-s连接
文档要求将lab5_1 IP的s_axis_source连接到Zynq7 PS的s_ax_hp0，用户质疑slave直连slave
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007B9LGBSA3/ug1498%E7%9A%84lab51%E6%AD%A5%E9%AA%A43step3%E8%
相关标签：Vivado · Zynq7 · AXI · UG1498
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