Block Design 与 IP Integrator已闭环原帖 9 个回答 · 510 次浏览|器件：Vivado 2016.2 / ZYNQ
一句话结论：PR流程的综合与实现方式不同导致时序差异，属预期行为
同一设计加部分重配置后时序不收敛，需大幅降频；用Clocking Wizard也降频
PR流程要求可重配置模块OOC综合，禁止跨边界优化；pblock物理隔离限制打包布局优化
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpfA8SAI/timing-issues-related-with-partial-reconfigurati
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