DMA 传输社区未闭环原帖 9 个回答 · 1.56K 次浏览|器件：Vivado 2020.1.1 / xczu49dr-ffvf1760-2-e-es1
一句话结论：改用 AlternateCLBRouting 与 AlternateReplication 指令后构建通过时序，但是否真正修复尚不确定
Vivado 2020.1.1 中 DMA/Bridge Subsystem for PCI Express 4.1 IP 内部路径时序失败，布线延迟约为逻辑延迟3倍
帖中未明确；布线延迟主导，但失败路径深埋于厂商 IP 内部，用户无法直接干预
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006jrLObSAM/timing-failures-in-dmabridge-subsystem-for-pci-e
相关标签：Vivado · PCIe · DMA · Timing
就这个问题继续问 AI → ← 返回 AMD 社区问答速查