时序与实现已闭环原帖 9 个回答 · 2.45K 次浏览|器件：Vivado 2018.2/2018.3 / AD9361 / Zynq Z7035 / ADRV1CRR-FMC
一句话结论：更新综合与实现策略后时序与TX Tuning问题均解决
升级后总负裕量为-105ns、116个失败端点，AD9361初始化报TX Tuning错误
Vivado从2018.2升级到2018.3时未更新综合与实现策略及报告
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHq1sSAC/timing-error-ad9361-tuning-tx-failed-error-after
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