时序与实现已闭环原帖 9 个回答 · 474 次浏览|器件：ISE
一句话结论：非时序违例，但时钟偏斜是设计隐患
数据路径延迟15.167ns大于13.333ns周期，工具却报0失败端点
两时钟间存在约2ns时钟偏斜，为路径额外提供传播时间使其通过，但偏斜本身是设计问题
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007IPhFWSA1/timing-analyzer-data-path-delay-requirement-but-
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