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XVC PCIe VSEC IP在Alveo U50上时序无法收敛

PCIe / XDMA社区未闭环原帖 9 个回答 · 430 次浏览|器件：Alveo U50

一句话结论：IP加密只能靠multicycle约束绕过，官方修复未确认

现象

资源占用约25%起，XVC over PCIe VSEC to JTAG IP在Alveo U50上时序不收敛

根因

帖中未明确；用户分析称TDO在PCIe用户时钟采样而非TCK，且IP加密无法改RTL

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006DgQ6USAV/the-xilinx-ip-for-xvc-pcie-vsec-timing-closure-f

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相关标签：XVC · PCIe · VSEC · timing_closure

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