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AXI DMA传输丢失一半数据怎么办？

DMA 传输已闭环原帖 9 个回答 · 657 次浏览|器件：Yocto meta-xilinx zeus / Linux 4.19.0 / MicroZed-Zynq7、PicoZed-Zynq7

一句话结论：将Vivado总线位宽由32位改为64位后问题解决

现象

读取已知序列时得到1,0,3,0,5,0,7…，一半数据丢失或为噪声

根因

帖中自答称需将Vivado中总线位宽从32位改为64位，具体原因帖中未说明

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpPXMSA2/solved-weird-axi-dma-problems-half-of-the-data-i

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相关标签：AXI DMA · Zynq · Vivado · Linux

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