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知识库›AMD 社区问答速查›Virtex-7

Virtex-7 排障速查

Virtex-7(XC7V 系列,含 VC707)。这里汇总社区中 9 条明确涉及该系列的问答要点。

下面的要点取自 AMD 客户社区中明确涉及该系列的帖子,按主题归类。

其他 3 条

如何更改VC707板HP bank电源电压?
可通过PMIC设置电压,但需谨慎评估bank连接与时序
其他 · VC707 · UCD9248 · PMIC · voltage
如何在Vivado中修改超出推荐范围的FPGA供电电压?
Vivado无法改物理电压,需经板载PMBUS控制器配置稳压器
其他 · Vivado · VC707 · PMBUS · VCCBRAM
烧写bitstream时VCCINT掉电导致失败
不同时钟频率导致结果不同,根因尚未确定
其他 · VCCINT · bitstream · FPGA · power

时序与实现 2 条

Clocking Wizard输出930MHz时钟时序不满足如何解决
933MHz超出BUFG上限,需避开BUFG或改用其他方案
时序与实现 · Clocking Wizard · MMCM · BUFG · Timing · Timing 38-282
Place 30-487 pblock切片不足如何解决
BUFHCE替换为BUFGCE后问题解决
时序与实现 · Place 30-487 · BUFHCE · BUFGCE · pblock · [Place 30-487]

以太网与网络 1 条

AXI 1G/2.5G Ethernet IP 实现 RGMII 时 DRC PLOD-1 报错
错误源于器件 RGMII 实现的 PCB 设计规则,帖中未给出具体解决方案
以太网与网络 · RGMII · AXI-Ethernet · Vivado · DRC · DRC PLOD-1, Vivado 12-1411

ILA 在线调试 1 条

XC7VX690T JTAG下载bit不稳定如何排查
疑似SI/PI问题,需从电源纹波和JTAG信号质量入手排查
ILA 在线调试 · JTAG · bad_packet_error · SI/PI · Virtex-7 · [Common 17-39]

DMA 传输 1 条

Questasim仿真VC709 XDMA报SIP_PCIE_3_1未定义
去掉-family选项重编全部器件库后仿真通过
DMA 传输 · XDMA · Questasim · compile_simlib · secureip

Vivado 报错与许可 1 条

VC707用户时钟AL34网络未布线DRC警告
检查端口结构,用输入差分端口直接驱动IBUFGDS
Vivado 报错与许可 · VC707 · DRC · IBUFGDS · unrouted-net · DRC RTSTAT-1 / Route 35-13

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

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