封装与引脚约束已闭环原帖 9 个回答 · 708 次浏览|器件：XST
一句话结论：不同控制集不能打包进同一SLICE，属硬件限制
对LUT和FF加RLOC="X0Y0"后，map仍将它们放到不同SLICE
控制集限制是硬件限制：同一SLICE只能共享一个时钟，SRL与FD时钟不同无法打包
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZSASA2/rloc-constraint-to-place-ff-and-lut-in-one-slice
相关标签：RLOC · control set · SLICE · RPM
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