封装与引脚约束社区未闭环原帖 9 个回答 · 515 次浏览|器件：Vivado / FIFO Generator
一句话结论：可用XDC宏或write_xdc/read_xdc -cell按实例复制约束，但无法像HDL中RLOC那样自动作用于所有实例
FIFO Generator的BRAM/FIFO原语被布局器分散到不同BRAM列，内部控制信号时序难以满足
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lLh9JSAS/rloc-constraint-on-primitives-of-ip-block