Zynq PS 配置已闭环原帖 9 个回答 · 1.22K 次浏览|器件：Zynq 7000 / xc7z030sbg485-1 / Vivado
一句话结论：ps_clk 是 PS 时钟唯一参考输入，FCLK_CLK0 由其派生；inout 声明不影响综合实现。
用户询问 processing_system7 中 FCLK_CLK0 输出时钟是否源自 ps_clk(FIXED_IO_ps_clk)，以及该端口为何声明为 inout。
ps_clk 是 Zynq PS 时钟电路唯一的参考输入，其频率在 ZYNQ7 Re-customize IP 向导中设置；PS 据此产生 FCLK_CLK0~FCLK_CLK3 供 PL 使用。
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHwG7SAK/question-about-psclkfixediopsclk-in-zynq-7000-xc
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