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Vivado 2013.2 中如何对 block design 内 IP 使用 set_property

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 823 次浏览|器件：Vivado 2013.2 / Zedboard / AXI VDMA 6.0

一句话结论：用 get_bd_cells 定位 block design 内 IP 后 set_property 生效，缺失端口出现

现象

AXI VDMA 6.0 的 s2mm_fsync_out 端口在配置窗口无法启用，用 get_ips 执行 set_property 无效

根因

block design 内模块需用 get_bd_cells 而非 get_ips 定位

可尝试的处理步骤

在 GUI 中修改 VDMA 的某个参数（如 Line Buffer Depth）
查看 Tcl Console 中对应的命令并复制
在 Tcl 命令提示符中粘贴并改为目标 debug 参数执行
改用 set_property -dict [list CONFIG.c_enable_debug_info_3 {1}] [get_bd_cells /axi_vdma_1]

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZKfSAM/problems-when-trying-to-use-the-setproperty-on-a

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相关标签：Vivado · AXI VDMA · block design · set_property

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