DMA 传输已闭环原帖 9 个回答 · 1.18K 次浏览|器件：UltraScale+ / Vivado / XDMA / MIG / VCU1525（错误码：HDTC-12）
一句话结论：在pre place_design脚本中补充BSCAN单元的stage 1约束并开启SNAPPING_MODE即可编译通过
启用TANDEM PROM后place_design前DRC报HDTC-12，dbg_hub内BSCAN单元未标记为stage 1
dbg_hub中的BSCAN配置单元未被标记为stage 1单元，需在pre place_design的tcl.pre脚本中补充HD.TANDEM_IP_PBLOCK约束
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHwHdSAK/problem-with-ultrascale-design-with-xdma-and-mig
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