Vivado 19.2 块设计仿真中 tready 不拉高

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 410 次浏览|器件：Vivado 19.2 / HLS AXI4-Stream adder IP

现象

等待 tready 为高再给 tvalid 时 tready 始终不拉高；先给 tvalid 后 tready 才变高

根因

帖中未明确

可尝试的处理步骤

• 创建 HDL wrapper
• 编写 Verilog test bench 并实例化 wrapper
• 在时钟上升沿先检查 tready 为高再拉高 tvalid 并给数据

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