DMA 传输已闭环原帖 9 个回答 · 589 次浏览|器件：原帖未注明
一句话结论：改用BRAM Controller模式可正常DMA传输，读地址需按字节加4
DDR到BRAM数据正确，回传DDR时数据右移；读BRAM仅首位置有数据其余为0
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZkySAE/problem-in-stand-alone-mode-block-memory-generat