封装与引脚约束已闭环原帖 9 个回答 · 411 次浏览|器件：Artix-7 AC701 (XC7A200T-2FBG676C)
一句话结论：Bank电压不可改，1.8V输出需外部电平转换
PLL生成时钟经USER_SMA_GPIO_P输出，I/O standard为SSTL15，需输出1.8V
AC701的1.5V Bank电压不可更改，需外部转换
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006g22YtSAI/%E4%BD%BF%E7%94%A8pll%E7%94%9F%E6%88%90%E6%97%B6
相关标签：AC701 · SSTL15 · level_shifter · PLL
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