封装与引脚约束已闭环原帖 9 个回答 · 1.53K 次浏览|器件：原帖未注明
一句话结论：将向量拆成独立端口并逐个加PACKAGE_PIN属性即可
无法在Verilog顶层对向量端口用PACKAGE_PIN属性分配封装引脚
帖中未明确；回答指出数组形式端口无法对单个端口应用package_pin属性，需拆分为独立端口
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpJwhSAE/pin-assignments-in-verilog-using-conditional-gen
相关标签：Verilog · PACKAGE_PIN · IOSTANDARD · XDC
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