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Xilinx EP进入D3时Intel C620根端口报可纠正错误

PCIe / XDMA已闭环原帖 9 个回答 · 1.56K 次浏览|器件：XC7A35T / PCIe Gen1 x1 / Intel C620 Root Port / Supermicro X11SPL-F

一句话结论：强制TX_EIDLE_ASSERT_DELAY=4可解决该D3可纠正错误问题

现象

EP进入D3后上游C620根端口置位PCIe Device Status bit0，Win10蓝屏

根因

TX_EIDLE_ASSERT_DELAY实现值为2，提前进入电气空闲截断第2个IDL符号，产生7个零位被上游报为无效8b10b符号

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpjXZSAY/pcie-correctable-error-detected-by-intel-c620-ro

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相关标签：PCIe · D3 · TX_EIDLE_ASSERT_DELAY · 8b10b

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