封装与引脚约束已闭环原帖 9 个回答 · 625 次浏览|器件：原帖未注明
一句话结论：同一时钟区域同一垂直列放置多个PBlock属预期限制，详见UG909
同一时钟区域内同一垂直列的两个PBlock即使范围不相交也报DRC错误
帖中回复称这是预期行为，并引用UG909说明该限制，但未给出具体条款内容
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpbMCSAY/partial-reconfiguration-placing-multiple-pblocks
相关标签：Partial Reconfiguration · PBlock · floorplanning · UG909
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