MIPI CSI2 RX DPHY 无高速数据/时钟输出

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 668 次浏览|器件：Genesys2 / FMC Pcam Adaptor / Pcam5C / MIPI CSI2 Rx Subsystem IP / Vivado

现象

ILA 可见 LP 状态序列，但 rxbyteclkhs、dl0_rxsynchs/rxactivehs/rxvalidhs 均不活动

根因

帖中未明确；讨论指向 D-PHY 差分 IO buffer 类型与信号电平问题，但未确认

可尝试的处理步骤

• 用 ILA 在 data_lp_rxn/rxp[1:0] 上观察 LP 状态序列
• 将 ILA 时钟设为 200MHz（dphy_clk_200M）
• 用 MIPI CSI2 TX 子系统回环仿真 MIPI CSI2 Rx 子系统（含 DPhy 接口）
• 检查 hs 端口使用的 IO buffer 类型（当前为 DIFF_HSTL_II_18，lp 为 LVCMOS18）
• 对 hs 差分端口设置 DIFF_TERM 属性

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