时序与实现已闭环原帖 9 个回答 · 447 次浏览|器件：xc7a35t
一句话结论：加set_multicycle_path多周期约束即可解决该时序报错
编译报时序错误，路径从MMCM输出100MHz时钟到GTX内部，但下载后GTX收发正常
MMCM输出时钟周期非正好10ns，与源时钟间Requirement变为0.083ns，要求过苛工具无法满足；并非DRP时钟过高所致
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007iTyj0SAC/%E5%B0%86mmcm%E4%BA%A7%E7%94%9F%E7%9A%84100mhz%E
相关标签：MMCM · GTX · DRP · set_multicycle_path
就这个问题继续问 AI → ← 返回 AMD 社区问答速查