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MIPI D-PHY RX仿真模型高速率收包失败

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 504 次浏览|器件：ZCU102 / Vivado 2017.3 / MIPI-DPHY 4.0

一句话结论：属IP版本bug，升级到Vivado 2018.3及以上即可解决

现象

185.65Mbps/lane可正确接收，594Mbps/lane时数据包错误、无法识别帧头

根因

MIPI D-PHY IP的bug，已在Vivado 2018.3中修复；该问题同时影响仿真和硬件

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpJiNSAU/mipidphy-rx-simmodel-behavior-error

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相关标签：MIPI-DPHY · Vivado · simulation · ZCU102

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