Block Design 与 IP Integrator已闭环原帖 9 个回答 · 440 次浏览|器件:MIPI TX IP core / MIPI CSI-2 RX Subsystem IP
一句话结论:使能基于寄存器的帧结束生成并配置正确行数后问题解决
TX 波形与时序正常,但接收端提示连续两个 FE 且丢失 FS,同一程序在其他接收平台正常
部分 MIPI CSI-2 RX 器件要求 FE 与 FS 短包之间存在时间间隔,帖中推测为短包间隔问题
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00005rYZ5xSAG/mipi-tx-ip-core-csi-layer-has-an-error
相关标签:MIPI CSI-2 · MIPI TX IP · Frame End · short packet gap
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