Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 836 次浏览|器件：Vivado 19.1 / MIPI CSI-2 Rx Subsystem v4.0(Rev.1) / ZCU102
一句话结论：疑似HLS IP revision number溢出问题，可用改系统日期临时规避
示例设计综合时编译器找不到部分模块，自行搭建设计可正常综合
帖中未明确；AMD回复推测与2022年新年后的revision number溢出已知问题有关，影响所有基于HLS的IP
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006uyr4pSAA/mipi-csi2-rx-subsystemv40rev1-zcu102-example-des
相关标签：MIPI-CSI2 · Vivado · synthesis · HLS
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