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MIPI CSI-2 RX子系统pkt_fifo溢出导致包错误

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 960 次浏览|器件：Vivado 2020.2 / XCZU4CG-1FBVB900E

一句话结论：问题未解决，用户改用自写VHDL模块仅实例化DPHY IP

现象

接收CSI流时pkt_fifo溢出，AXI-S接口报包错误(TUSER bit1)

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006wzcoHSAQ/mipi-csi2-rx-subsystem-packet-errors-due-to-pktf

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相关标签：MIPI CSI-2 · pkt_fifo · overflow · Zynq UltraScale+

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