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UltraScale+ FPGA MIPI时钟信号幅度过低

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 692 次浏览|器件：UltraScale+ ZU3CG / Zynq-7020 / MIPI DSI SS IP

一句话结论：FPGA不原生支持D-PHY，需外部缓冲/分立器件，并核对IO标准与VCCO

现象

MIPI时钟信号幅度过低导致传输不可靠，同设计在Zynq-7020上正常

根因

帖中未明确；回答指出FPGA I/O不原生支持D-PHY，需外部器件实现，且两板连接拓扑不同

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006cnYiMSAU/low-amplitude-mipi-clock-signal-issue-with-ultra

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相关标签：MIPI · D-PHY · UltraScale+ · IO standard

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