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知识库›AMD 社区问答速查›VCCO=3.3V 下用 SSTL18_II/HSTL_II_18 输出会损坏

VCCO=3.3V 下用 SSTL18_II/HSTL_II_18 输出会损坏 FPGA 吗？

封装与引脚约束社区未闭环原帖 9 个回答 · 615 次浏览|器件：Kintex-7

一句话结论：该用法不受支持且未特性化，建议改用 1.8V VCCO 或自行用 HSPICE/IBIS 仿真评估

现象

LVCMOS33 输出在 200Mbps 以上占空比变差，改用 SSTL18_II_F/HSTL_II_18_F 后改善，但 bank VCCO 仍为 3.3V

根因

帖中未明确；官方回复称该用法非标准、未做特性化，风险需自行评估

可尝试的处理步骤

尝试调整 LVCMOS33 的 drive strength、slew rate、缩短 PCB 走线、改变 IOSTANDARD
用小于 1pF 的有源探头监测占空比
下载 HSPICE 模型（未找到 SSTL18_II 模型）
尝试单通道输出以排除 SSO 噪声

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hphlkSAA/kintex7-some-bank-vcco33-v-output-iostandard-typ

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相关标签：Kintex-7 · IOSTANDARD · SSTL18 · VCCO

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