时序与实现社区未闭环原帖 9 个回答 · 406 次浏览|器件：XC6SLX100T-2 FFG484I / ISE
一句话结论：帖中给出IDELAY/ISERDES接收方案及一条时序约束，未给出最终结论
FPGA需通过350MHz差分DDR接口采集AD9252的8通道14位串行数据，涉及时序约束问题
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007IPaLWSA1/ise-timing-constraint-issue-interfacing-a-ad9252
相关标签：Spartan6 · AD9252 · ISERDES · IDELAY
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