时序与实现社区未闭环原帖 9 个回答 · 1.78K 次浏览|器件：Artix 7 / Vivado
一句话结论：约束向导生成的输入延迟约束有误，应手动编写源同步输入约束
源同步输入用Clocking Wizard生成7.5ns输入延迟约束后时序不通过
帖中未明确；回答指出约束向导生成的约束本身有误，建议手动编写约束
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpledSAA/input-delay-value-confusion-and-zholddelay-causi
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