时序与实现已闭环原帖 9 个回答 · 372 次浏览|器件：原帖未注明
一句话结论：用户最终采用fabric资源的Adder/subtracter等IP核获得更好速度
项目目标500MHz，加法/减法路径出现时序问题
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSa8kSAD/improving-the-speed-andor-timing-problems-of-sys
相关标签：timing · adder · DSP48 · Vivado
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