板卡上电与硬件社区未闭环原帖 9 个回答 · 359 次浏览|器件：Vivado 2019.2 / Basys3
一句话结论：需匹配UART速率与计数时钟，可用FIFO缓冲但需处理满的情况
串口终端收到的计数序列不正确，出现跳变和重复
帖中推测UART速率是瓶颈，传输部分数据而遗漏其余；若用FIFO，FIFO最终会满，仍会出现乱序
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006zVRJpSAO/im-using-vivado-20192-and-basys3-fpga-board-im-f
相关标签：UART · FIFO · VHDL · Basys3
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