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Ultrascale+ PS DDR PHY 报 wlaerr/qsgerr 如何排查

板卡上电与硬件已闭环原帖 9 个回答 · 452 次浏览|器件：Vivado 2020.2.2 / Ultrascale+ 7EV / Micron MTA16TF2G64HZ-2G3H1 16GB SODIMM（错误码：wlaerr, qsgerr）

一句话结论：最终定位为 byte 1 的布局问题

现象

PS DDR PHY 失败，PGSR0 出现 wlaerr 和 qsgerr 两个错误

根因

byte 1 的布局问题

可尝试的处理步骤

尝试降低速度
尝试分别关闭和开启 mirroring 重新构建
检查 PSDDR 配置中请求频率与实际频率是否一致，必要时调整 PLL
确认包含 FPGA package flight times（UG583 要求总长度约束和 skew 约束均包含）

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000064YH3HSAW/i-am-bringing-up-a-custom-board-with-the-ultrasc

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相关标签：DDR-PHY · Ultrascale+ · PGSR0 · layout

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