时序与实现社区未闭环原帖 9 个回答 · 387 次浏览|器件：Vivado / BUFGCE / 184MHz axis_aclk
一句话结论：需用create_generated_clock正确约束生成时钟并处理跨时钟域，同时拆分大计数器
LOMath中基于184MHz时钟的数学运算出现intra-clock时序失败
帖中未明确；回答指出时钟约束不正确、未正确处理1Hz与184MHz跨时钟域，且大计数器在184MHz下运行导致时序紧张
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008Ikq0dSAB/how-do-i-correct-intraclock-timing-failure-for-s
相关标签：create_generated_clock · BUFGCE · timing_constraints · CDC
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