时序与实现社区未闭环原帖 9 个回答 · 320 次浏览|器件：Kintex UltraScale / OSERDESE3 1:8，clk 400MHz，clk_div 100MHz
一句话结论：按 UG571 调整时钟拓扑并用 CLOCK_DELAY_GROUP/USER_CLOCK_ROOT 减小偏斜
实现后 OSERDESE3 出现 total pulse width negative slack 时序违例
400MHz 与 100MHz 时钟之间偏斜过大
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000094IM7hSAG/how-can-i-correct-the-below-timing-issue-of-tota
相关标签：OSERDESE3 · timing · clock-skew · UltraScale
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