Zynq PS 配置已闭环原帖 9 个回答 · 248 次浏览|器件：Vivado / AXU15EG
一句话结论：可用Block Design封装多个IP并当作IP核复用
用户希望把Zynq UltraScale+ PS、UART、I2C、AXI Interconnect等多个IP整合为一个可复用IP并集成到完整设计中
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000fq0kw0AA/how-can-i-combine-multiple-ips-create-a-single-i
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