时序与实现已闭环原帖 9 个回答 · 2.08K 次浏览|器件：Vivado v2017.2 / Kintex KCU105
一句话结论：修正错误的时钟门控旁路控制信号后HOLD违例消除
同一子模块内intra-clock路径出现-0.088ns的HOLD负裕量
帖中未明确；最终因发现处理器核内存在旁路时钟门控的控制信号，修正时钟结构后HOLD问题解决
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpguFSAQ/hold-violation-error-in-timing-calculation-and-h
相关标签：Vivado · hold violation · timing closure · clock gating
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