时序与实现社区未闭环原帖 9 个回答 · 336 次浏览|器件：Vivado
一句话结论：时钟偏斜过大疑为主因，建议检查时钟布线是否使用专用资源
约15k个保持违例，WHS=-10ns，各级实现指令无效
帖中未明确；讨论指向时钟偏斜过大（约30ns），可能时钟路径未使用专用时钟布线
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000jbhqgKAA/hi-my-design-is-having-lot-of-hold-violations-ar
相关标签：hold violation · clock skew · phys_opt_design · timing closure
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