时序与实现社区未闭环原帖 9 个回答 · 202 次浏览|器件：Synplify 2017.09 / Vivado 2020.2 / xc7k410tffg900-2 / Cadence仿真工具（错误码：*W,SDFINC）
一句话结论：低反标率原因未确认，建议查STA报告并配置最小脉冲设置
时序仿真时SDF反标率很低，xmelab报SDFINC警告
帖中未明确；提问者推测是网表在已反标路径间插入了中间信号(如assign y=Q)导致反标失败，回答者仅建议检查STA报告和最小脉冲设置
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000wU4ut0AC/hello-im-researching-the-timing-simulation-flow-
相关标签：SDF · timing-simulation · Vivado · Cadence
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