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Vitis Model Composer 硬件协同仿真 Vivado 时序错误

时序与实现社区未闭环原帖 9 个回答 · 398 次浏览|器件：Vitis Model Composer v2022.1 / Vivado 2022.1 / Alveo U250

一句话结论：增加 latency 未解决，换 KC705 时序正常，疑与 U250 板卡添加方式有关

现象

Model Composer 设计与目标板 Xilinx 器件运行不一致，Vivado 工程时序报告报错

根因

帖中未明确；回答推测与异步信号有关，或与 Alveo U250 板卡添加到 Vitis Model Composer 的方式有关

可尝试的处理步骤

在 system generator token 中降低时钟频率
给 adder/subtracter 模块增加两个 latency
检查生成的 Vivado 工程时序报告
用 KC705 作为目标板生成 HW co-sim block 对比时序

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008WKqgXSAT/hardware-cosimulation-problem-using-vitis-model-

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相关标签：Vitis Model Composer · Hardware Co-Simulation · Vivado · Timing

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