GEM1经EMIO接外部以太网PHY的RX侧时序失败

时序与实现社区未闭环原帖 9 个回答 · 521 次浏览|器件：原帖未注明

一句话结论：帖中仅列出RX侧约束，未给出时序失败的解决结论

现象

PS的GEM1连接Marvell PHY，RX侧（PHY到PL）时序不满足

帖中未明确

在.xdc中为RX侧添加约束：create_clock -period 8.000 -name RGMII_rxc [get_ports RGMII_rxc]
添加set_clock_groups -logically_exclusive，分组为{gmii_clk_25m_out gmii_clk_2_5m_out}与gmii_clk_125m_out
添加set_input_delay -clock [get_clocks RGMII_rxc] -min 1.200 [get_ports {RGMII_rd[*] RGMII_rx_ctl}]
添加set_input_delay -clock [get_clocks RGMII_rxc] -max 1.200 [get_ports {RGMII_rd[*] RGMII_rx_ctl}]
添加set_input_delay -clock [get_clocks RGMII_rxc] -clock_fall -min -add_delay 1.200 [get_ports {RGMII_rd[*] RGMII_rx_ctl}]

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZs2SAE/gmii-to-rmii-interfacing-external-ethernet-phy-g