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知识库›AMD 社区问答速查›2.5Gbps MIPI-DPHY RX IP 实现时报 DRC PDRC-16

2.5Gbps MIPI-DPHY RX IP 实现时报 DRC PDRC-169 如何解决

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 200 次浏览|器件：xczu7ev-ffvc1156-2-i / MIPI D-PHY RX IP（错误码：DRC PDRC-169）

一句话结论：将 MMCM_clk 改为 300MHz 后问题解决

现象

生成比特流时报 DRC PDRC-169，PLL PFD 频率 50MHz 超出工作范围

根因

ext_mmcm_clk_in 与 core_clk 都接 200MHz，导致 PLL PFD 计算频率 50MHz 超出范围

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd000012J1QJKA0/get-a-drc-pdrc169-error-when-implement-a-25gbps-

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [DRC PDRC-169]
2.5Gbps MIPI-DPHY RX IP 实现时报 DRC PDRC-169

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相关标签：MIPI-DPHY · DRC PDRC-169 · MMCM · Zynq UltraScale+

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