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知识库›AMD 社区问答速查›Versal VP1802 上 MIPI-TX(DSI) 实现失败

Versal VP1802 上 MIPI-TX(DSI) 实现失败

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 213 次浏览|器件：Versal VP1802 / Vivado 2024.2 (Linux)（错误码：[Place 30-674]）

一句话结论：加 CLOCK_DEDICATED_ROUTE 约束可通过实现，但根因未明且可能影响硬件功能

现象

实现阶段报 MMCM 与 BUFG 不在同一时钟区域的布局错误

根因

帖中未明确；回答推测大型设计中时钟区域资源紧张导致 placer 无法在同区域找到空闲 BUFG

可尝试的处理步骤

在 .xdc 中添加 set_property CLOCK_DEDICATED_ROUTE ANY_CMT_REGION 约束到 mmcm_clk_out0 网络
在 .xdc 中添加 set_property CLOCK_DEDICATED_ROUTE FALSE 约束到 clkout1_primitive 网络
重新运行实现，通过

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000mrToP0AU/failing-to-implement-mipitxdsi-targeting-versal-

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相关标签：Versal · MIPI-DSI · Place30-674 · CLOCK_DEDICATED_ROUTE

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