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Vivado 2014.4 中 AXI PCIe IP 出现时序错误如何解决

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 529 次浏览|器件：Vivado 2014.4 / AXI-Memory-Mapped-PCIe IP / MIG

一句话结论：帖中仅描述时序违例现象，未给出解决结论

现象

时序错误主要位于 AXI-Memory-Mapped-to-PCI-Express IP 内部，部分为时钟到 D 触发器 set/reset 路径

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hphr7SAA/facing-timing-errors-with-aximemorymappedpcie-ip

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相关标签：Vivado · AXI-PCIe · timing · MIG

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