Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 468 次浏览|器件:Vivado 2016.3
一句话结论:问题未完全解决,仿真结果仍被认为不正确
仿真结果错误,master/slave IP 的 ARSTEN 引脚显示为低有效,与文档所示高有效不符,wrapper 下出现问号
帖中未明确;回答推测与 Vivado 版本差异及 testbench 中实例化名与 block design wrapper 名不匹配有关
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00007G0N1oSAF/error-in-ip-integrator-project-with-generated-ip
相关标签:Vivado · IP Integrator · ARSTEN · simulation
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