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知识库›AMD 社区问答速查›同一bank内两个MIPI D-PHY RX核实现失败

同一bank内两个MIPI D-PHY RX核实现失败

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 693 次浏览|器件：Vivado 2017.3.1 / Zynq7020(xc7z020clg400-2)（错误码：DRC PLIDC-4）

一句话结论：两核均用校准模式时报错，单核非校准模式错误消失，问题未解决

现象

两个固定校准的MIPI D-PHY RX IP同bank实现报DRC PLIDC-4错误

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHlzZSAS/dual-mipi-dphy-rx-core-in-one-bank-fail-implemen

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [DRC PLIDC-4]
IDELAYCTRL 与 IODELAY 时钟区域冲突 DRC 报错

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相关标签：MIPI D-PHY · IDELAYCTRL · Vivado · 7-series

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