封装与引脚约束已闭环原帖 9 个回答 · 845 次浏览|器件：Kintex UltraScale / Vivado
一句话结论：可通过IBIS模型或parasitic package model获取封装内部走线/延迟信息
用户想找Kintex UltraScale内部芯片到封装实际引脚的距离，用于PCB等长设计
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSEqSAM/distance-from-internal-chip-to-fpga-package-pin
相关标签：Kintex UltraScale · IBIS · Package Delay · Vivado
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