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RFSoC 4x2 上 DisplayPort 裸机示例如何跑通？

PCIe / XDMA已闭环原帖 9 个回答 · 689 次浏览|器件：Vivado/Vitis 2022.2 / Zynq Ultrascale+ MPSoC / RFSoC 4x2

一句话结论：修改 xdpdma_video_example.c 并修复硬件问题后可显示图案，显示器兼容性有限

现象

xdppsu_poll_example 部分需用户自行实现，Adam Taylor 示例工程存在时序违例，改用内部 TPG 后仍卡在 SetupInterrupts()

根因

帖中未明确（提问者称存在已修复的硬件问题，并需修改 xdpdma_video_example.c 以使用内部 TPG 流）

可尝试的处理步骤

参考 Adam Taylor 的 MicroZed Chronicles DisplayPort 示例（Part One/Part Two）及 Ultra96V2_DisplayPort 工程
简化硬件设计，不使用 PL 端 TPG，改用 Cortex-A53 内部 TPG
按相关文章说明修改 xdpdma_video_example.c 以使用内部 TPG 流
参考 https://github.com/Xilinx/embeddedsw/issues/315 修复硬件问题

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008wPwqOSAS/displayport-simple-example-baremetal-vitis-issue

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相关标签：DisplayPort · RFSoC · Vitis · baremetal

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